電源ノイズの評価手法及び低減手法

近年，大規模集積回路（VLSI）では低電力動作の要望による電源電圧低下に伴って，これまで無視されてきた電源ラインにおける微小な振幅のノイズが相対的に無視できない状況になってきています．電源ノイズはVLSIを構成するトランジスタへのダメージや回路動作の遅延，誤動作を引き起こします。またSoCといったデジタル回路とアナログ回路が混載したVLSIでは，デジタル回路で生じた電源ノイズが基板を伝搬してセンシティブなアナログ回路に悪影響を及ぼします．当研究室ではVLSIの安定動作，信頼性向上のため電源ノイズの評価手法及びその低減手法を研究しています．