自己紹介 [English/Japanese]

氏名 :
飯塚 哲也

現在の身分 :
東京大学 大規模集積システム設計教育研究センター(VDEC) 准教授

住所 :
113-0032 東京都文京区弥生 2-11-16
武田先端知ビル4階415号室
東京大学 大規模集積システム設計教育研究センター

IEEE ICECS 2006(フランス ニース)にて
Best Student Paper Awardを受賞

略歴 :
2002年3月 : B.S. (学士): 電子工学, 東京大学
2004年3月 : M.S. (修士): 電子工学, 東京大学 大学院
2004年4月 : 日本学術振興会 特別研究員 DC1 (2007年3月まで)
2007年3月 : Ph.D. (博士): 電子工学, 東京大学 大学院 [PDF]
2007年4月 : アナログ・デジタル混載LSIの設計開発業務に従事
              (高速シリアル通信用アナログIPマクロの設計開発等)
2009年4月 : 東京大学 大規模集積システム設計教育研究センター(VDEC) 助教
2011年2月 : 東京大学大学院 工学系研究科電気系工学専攻 助教
2011年4月 : 東京大学大学院 工学系研究科電気系工学専攻 講師
2013年4月 : カリフォルニア大学ロサンゼルス校 客員研究員
              (Asad A. Abidi教授研究グループ, 2015年3月まで)
2014年4月 : 東京大学大学院 工学系研究科電気系工学専攻 准教授
2015年4月 : 東京大学 大規模集積システム設計教育研究センター(VDEC) 准教授

E-mail アドレス :
iizuka[AT]vdec.u-tokyo.ac.jp

URL :
http://www.mos.t.u-tokyo.ac.jp/~iizuka/

Skills :
Operating Systems: Mac OS X, Windows, Unix and Linux operating systems
Programming Language: C/C++, Perl, Tcl/Tk, shell scripting
Software Development Tools: gcc, gdb, Visual Studio
Hardware Description Language: VerilogHDL
VLSI Design:  Designed digital/analog full-custom chips
 Analog IP Macro for High-Speed Serial Interfaces
 CMOS Processes: 0.35um / 0.18um / 0.13um SOI / 90nm / 65nm
VLSI Testing:  LSI Testers: Verigy V93000, Advantest T2000, Schlumberger ITS9000EXa
 EB Prober: Schlumberger IDS5000ZX/IDS10000ZX Probe System
 GPIB Programming
EDA Tools:  Synopsys: Design Compiler, Astro, IC-Compiler, PrimeTime-SI,
         HSPICE, NanoSim, HSIM, XA, VCS, TetraMAX, Hercules, Star-RCXT
 Cadence: Spectre, Virtuoso, Assura, QRC, NC-Verilog, Verilog-XL, Verilog-AMS
 Mentor: Calibre
 Agilent: ADS
Language: Japanese(native language), English(fluent)

Publications/Awards :
論文誌 / 国際学会 / 国内学会 / その他の講演 / 学位論文 / 受賞 / 著書 / 特許 / 学外活動

論文誌
  1. Toru Nakura, Tetsuya Iizuka, and Kunihiro Asada,
  2. ``A PLL Compiler from Specification to GDSII,''
    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E100-A, no. X, pp. XXX - XXX, 2017. (to be published)

  3. Tomohiko Yano, Toru Nakura, Tetsuya Iizuka and Kunihiro Asada,
  4. ``A Gate Delay Mismatch Tolerant Time-Mode Analog Accumulator Using a Delay Line Ring,''
    IEICE Transactions on Electronics, vol. E100-C, no. 9, pp. 736 - 745, Sep. 2017. [IEICE]

  5. Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Toru Nakura and Kunihiro Asada,
  6. ``Design, Analysis and Implementation of Pulse Generator by CMOS Flipped on Glass for Low Power UWB-IR,''
    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E100-A, no. 1, pp. 200 - 209, Jan. 2017. [IEICE]

  7. Tetsuya Iizuka and Asad A. Abidi,
  8. ``FET-R-C Circuits: A Unified Treatment—Part II: Extension to Multi-Paths, Noise Figure, and Driving-Point Impedance,''
    IEEE Transactions on Circuits and Systems-I: Regular Papers, vol. 63, no. 9, pp. 1337 - 1348, Sep. 2016. [IEEE]

  9. Tetsuya Iizuka and Asad A. Abidi,
  10. ``FET-R-C Circuits: A Unified Treatment—Part I: Signal Transfer Characteristics of a Single-Path,''
    IEEE Transactions on Circuits and Systems-I: Regular Papers, vol. 63, no. 9, pp. 1325 - 1336, Sep. 2016. [IEEE]

  11. Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka and Kunihiro Asada,
  12. ``A 15x15 Single Photon Avalanche Diode Sensor Featuring Breakdown Pixels Extraction Architecture for Efficient Data Readout,''
    Japanese Journal of Applied Physics (JJAP), vol. 55, No. 4s, 04EF04, 2016. [JJAP]

  13. Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka and Kunihiro Asada,
  14. ``An Asynchronous Summation Circuit for Noise Filtering in Single Photon Avalanche Diode Sensors,''
    Journal of Circuits, Systems and Computers (JSCS), vol. 25, no. 3, pp. 1640017-1-1640017-16, Mar. 2016. [World Scientific]

  15. Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Akihiko Sasaki, Makoto Yamada, Osamu Morita, and Kunihiro Asada,
  16. ``A Near-Field Magnetic Sensing System with High-Spacial Resolution and Application for Security of Cryptographic LSIs,''
    IEEE Transactions on Instrumentation and Measurement, vol. 64, no. 4, pp. 840 - 848, Apr. 2015. [IEEE]

  17. Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Shigeru Nakajima, and Kunihiro Asada,
  18. ``Spacial Resolution Enhancement for Integrated Magnetic Probe by Two-Step Removal of Si-Substrate Beneath the Coil,''
    IEEE Transactions on Magnetics, vol. 51, no. 1, article no. 6500404, Jan. 2015. [IEEE]

  19. Rimon Ikeno, Takashi Maruyama, Satoshi Komatsu, Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  20. ``A Structured Routing Architecture for Practical Application of Character Projection Method in Electron-Beam Direct Writing,''
    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E97-A, no. 8, pp. 1688 - 1698, Aug. 2014. [IEICE]

  21. Rimon Ikeno, Takashi Maruyama, Satoshi Komatsu, Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  22. ``High-throughput Electron Beam Direct Writing of VIA Layers by Character Projection with One-dimensional VIA Characters,''
    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E96-A, no. 12, pp. 2458 - 2466, Dec. 2013. [IEICE]

  23. Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Makoto Yamada, Osamu Morita, and Kunihiro Asada,
  24. ``An Integrated High-Precision Probe System in 0.18-um CMOS for Near-Field Magnetic Measurements on Cryptographic LSIs,''
    IEEE Sensors Journal, vol. 13, no. 7, pp. 2675 - 2682, Jul. 2013. [IEEE]

  25. Kazutoshi Kodama, Tetsuya Iizuka, Toru Nakura, and Kunihiro Asada,
  26. ``Frequency Resolution Enhancement for Digitally-Controlled Oscillator based on a Single-Period Switching Scheme,''
    IEICE Transactions on Electronics, vol. E95-C, no. 12, pp. 1857 - 1863, Dec. 2012. [IEICE]

  27. Tetsuya Iizuka, Satoshi Miura, Ryota Yamamoto, Yutaka Chiba, Shunichi Kubo, and Kunihiro Asada,
  28. ``580fs-Resolution Time-to-Digital Converter utilizing Differential Pulse-Shrinking Buffer Ring in 0.18um CMOS Technology,''
    IEICE Transactions on Electronics, vol. E95-C, no. 4, pp. 661 - 667, Apr. 2012. [IEICE]

  29. Tetsuya Iizuka and Kunihiro Asada,
  30. ``All-Digital PMOS and NMOS Process Variability Monitor Utilizing Shared Buffer Ring and Ring Oscillator,''
    IEICE Transactions on Electronics, vol. E95-C, no. 4, pp. 627 - 634, Apr. 2012. [IEICE]

  31. Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  32. [Invited] ``Timing-Aware Cell Layout Regularity Enhancement for Reduction of Systematic Gate Critical Dimension Variation,''
    GlobalCIS Journal of Next Generation Information Technology (JNIT), vol. 2, no. 4, pp. 1 - 9, Nov. 2011. [GlobalCIS]

  33. Shingo Mandai, Tetsuya Iizuka, Toru Nakura, Makoto Ikeda, and Kunihiro Asada,
  34. ``1.0ps Resolution Time-to-Digital Converter based on Cascaded Time-Difference-Amplifier utilizing Differential Logic Delay Cells,''
    IEICE Transactions on Electronics, vol. E94-C, no. 6, pp. 1098 - 1104, Jun. 2011. [IEICE]

  35. Shingo Mandai, Toru Nakura, Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  36. ``Cascaded Time Difference Amplifier With Differential Logic Delay Cell,''
    IEICE Transactions on Electronics, vol. E94-C, no. 4, pp. 654 - 662, Apr. 2011. [IEICE]

  37. Tetsuya Iizuka, Jaehyun Jeong, Toru Nakura, Makoto Ikeda, and Kunihiro Asada,
  38. ``All-Digital On-Chip Monitor for PMOS and NMOS Process Variability Utilizing Buffer Ring with Pulse Counter,''
    IEICE Transactions on Electronics, vol. E94-C, no. 4, pp. 487 - 494, Apr. 2011. [IEICE]

  39. Tetsuya Iizuka and Kunihiro Asada,
  40. ``All-Digital Ramp Waveform Generator for Two-Step Single-Slope ADC,''
    IEICE Electronics Express, vol. 8, no. 1, pp. 20 - 25, Jan. 2011. [IEICE]

  41. Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  42. ``Timing-Aware Cell Layout De-Compaction for Yield Optimization by Critical Area Minimization,''
    IEEE Transactions on Very Large Scale Integration Systems,
    vol. 15, no. 6, pp. 716 - 720, Jun. 2007. [IEEE]

  43. Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  44. ``Exact Minimum-Width Transistor Placement for Dual and Non-Dual CMOS Cells,''
    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,
    vol. E88-A, no. 12, pp. 3485 - 3491, Dec. 2005. [IEICE]

  45. Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  46. ``Yield Optimal Layout Synthesis of CMOS Logic Cells by Wiring Fault Minimization,''
    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,
    vol. E88-A, no. 7, pp. 1957 - 1963, Jul. 2005. [IEICE]

  47. Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  48. ``High Speed Layout Synthesis for Minimum-Width CMOS Logic Cells via Boolean Satisfiability,''
    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,
    vol. E87-A, no. 12, pp. 3293 - 3300, Dec. 2004. [IEICE]


国際学会
  1. Xiao Yang, Kai Xu, Tetsuya Iizuka, Toru Nakura Hongbo Zhu, and Kunihiro Asada,
  2. ``A SPAD Array Sensor Based on Breakdown Pixel Extraction Architecture with Background Readout for Scintillation Detector,''
    in Proceedings of IEEE Sensors 2017, pp. XXXX - XXXX, Oct. 2017. (to appear)

  3. Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Toru Nakura and Kunihiro Asada,
  4. ``Impulse Signal Generator Based on Current-Mode Excitation and Transmission Line Resonator,''
    in Proceedings of IEEE International New Circuits and Systems Conference (NEWCAS), pp. 257 - 260, Jun. 2017. [IEEE]

  5. Naoki Terao, Toru Nakura, Masahiro Ishida, Rimon Ikeno, Takashi Kusaka, Tetsuya Iizuka, and Kunihiro Asada,
  6. ``Extension of Power Supply Impedance Emulation Method on ATE for Multiple Power Domain,''
    in Proceedings of IEEE European Test Symposium (ETS), May. 2017. [IEEE]

  7. Yuki Oda, Tetsuya Iizuka, Toru Nakura, and Kunihiro Asada,
  8. ``Analysis of VLSI Power Supply Network based on Current Estimation through Magnetic Field Measurement,''
    in Proceedings of IEEE Sensors Applications Symposium (SAS), pp. 327 - 332, Mar. 2017. [IEEE]

  9. Nguyen Ngoc Mai-Khanh, Shigeru Nakajima, Tetsuya Iizuka, Yoshio Mita, and Kunihiro Asada,
  10. ``Experimental Demonstration of Non-Destructive Detection of IGBT Fault Positions by Magnetic Sensor,''
    in Proceedings of IEEE Sensors Applications Symposium (SAS), pp. 70 - 73, Mar. 2017. [IEEE]

  11. Kai Xu, Tetsuya Iizuka, Toru Nakura and Kunihiro Asada,
  12. ``High spatial resolution detection method for point light source in scintillator,''
    IS&T International Symposium on Electronic Imaging 2017, Computational Imaging XV, pp. 18 - 23, Jan. 2017. [DOI]

  13. Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Toru Nakura and Kunihiro Asada,
  14. ``CMOS-on-Quartz Pulse Generator for Low Power Applications,''
    in Proceedings of IEEE Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 29 - 30, Jan. 2017. [IEEE]

  15. Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka and Kunihiro Asada,
  16. ``A 15 x 15 SPAD Array Sensor with Breakdown-Pixel-Extraction Architecture for Efficient Data Readout,''
    in Proceedings of IEEE Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 23 - 24, Jan. 2017. [IEEE]

  17. Masahiro Kano, Toru Nakura, Tetsuya Iizuka, and Kunihiro Asada,
  18. ``Resonant Power Supply Noise Reduction Using a Triangular Active Charge Injection,''
    in Proceedings of IEEE International Conference on Electronics, Circuits and Systems (ICECS), pp. 113 - 116, Dec. 2016. [IEEE]

  19. Nguyen Ngoc Mai-Khanh, Rimon Ikeno, Takahiro Yamaguchi, Tetsuya Iizuka, and Kunihiro Asada,
  20. ``Experimental Demonstration of Stochastic Comparators for Fine Resolution ADC Without Calibration,''
    in Proceedings of IEEE International Conference on Electronics, Circuits and Systems (ICECS), pp. 29 - 32, Dec. 2016. [IEEE]

  21. Toru Nakura, Naoki Terao, Masahiro Ishida, Rimon Ikeno, Takashi Kusaka, Tetsuya Iizuka, and Kunihiro Asada,
  22. ``Power Supply Impedance Emulation to Eliminate Overkills and Underkills due to the Impedance Difference between ATE and Customer Board,''
    in Proceedings of IEEE International Test Conference (ITC), Nov. 2016. [IEEE]

  23. Tetsuya Iizuka, Takehisa Koga, Toru Nakura and Kunihiro Asada,
  24. ``A Fine-Resolution Pulse-Shrinking Time-to-Digital Converter with Completion Detection Utilizing Built-in Offset Pulse,''
    in IEEE Asian Solid-State Circuits Conference (A-SSCC) Proceedings of Technical Papers, pp. 313 - 316, Nov. 2016. [IEEE]

  25. Tetsuya Iizuka, Norihito Tohge, Satoshi Miura, Yoshimichi Murakami, Toru Nakura and Kunihiro Asada,
  26. ``A 4-Cycle-Start-Up Reference-Clock-Less All-Digital Burst-Mode CDR Based on Cycle-Lock Gated-Oscillator with Frequency Tracking,''
    in Proceedings of IEEE European Solid-State Circuits Conference (ESSCIRC), pp. 301 - 304, Sep. 2016. [IEEE]

  27. Takahiro Yamaguchi, Katsuhiko Degawa, Tetsuya Iizuka and Kunihiro Asada,
  28. ``Common Pitfalls in Application of a Threshold Detection Comparator to a Continuous-Time Level Crossing Quantization,''
    in Proceedings of IEEE International Mixed-Signal Testing Workshop (IMSTW), Jul. 2016. [IEEE]

  29. Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, and Kunihiro Asada,
  30. ``A Damping Pulse Generator Based on Regenerated Trigger Switch,''
    in Proceedings of IEEE Radio Frequency Integrated Circuits Symposium (RFIC), pp. 11 - 14, May. 2016. [IEEE]

  31. Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Toru Nakura and Kunihiro Asada,
  32. ``Analysis and Implementation of Quick-Start Pulse Generator by CMOS Flipped on Quartz Substrate,''
    in Proceedings of IEEE Radio Frequency Integrated Circuits Symposium (RFIC), pp. 3 - 6, May. 2016. [IEEE]

  33. Tetsuya Iizuka and Asad A. Abidi,
  34. ``Sampling Circuits: Unified treatment of S/H, mixer, and sampling oscilloscope front-ends,''
    Tutorial Course in IEEE International Conference on Microelectronic Test Structures (ICMTS), Mar. 2016.

  35. Md. Maruf Hossain, Tetsuya Iizuka, Toru Nakura and Kunihiro Asada,
  36. ``Analytical Design Optimization of Sub-ranging ADC based on Stochastic Comparator,''
    in Proceedings of IEEE/ACM Design, Automation and Test in Europe (DATE), pp. 517 - 522, Mar. 2016. [IEEE]

  37. Tomohiko Yano, Toru Nakura, Tetsuya Iizuka and Kunihiro Asada,
  38. ``A Calibration-Free Time Difference Accumulator Using Two Pulses Propagating on a Single Buffer Ring,''
    in IEEE Asian Solid-State Circuits Conference (A-SSCC) Proceedings of Technical Papers, pp. 145 - 148, Nov. 2015. [IEEE]

  39. Takashi Toi, Toru Nakura, Tetsuya Iizuka and Kunihiro Asada,
  40. ``Tracking PVT variations of Pulse Width Controlled PLL using Variable-Length Ring Oscillator,''
    in Proceedings of IEEE Nordic Circuits and Systems Conference (NORCAS), Oct. 2015. [IEEE]

  41. Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka and Kunihiro Asada,
  42. ``A CMOS SPAD Sensor Featuring Asynchronous Event-Extraction Readout Architecture for Faint Light Detection,''
    in Extended Abstract of International Conference on Solid State Devices and Materials (SSDM), F-1-4, Sept. 2015. [SSDM]

  43. Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka and Kunihiro Asada,
  44. ``An Asynchronous Projection and Summation Circuit for In-Pixel Processing in Single Photon Avalanche Diode Sensors,''
    in Proceedings of IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS), pp. 131--136, Apr. 2015. [IEEE]

  45. Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Shigeru Nakajima, and Kunihiro Asada,
  46. ``Spacial Resolution Enhancement for Integrated Magnetic Probe by Two-Step Removal of Si-Substrate Beneath the Coil,''
    in Proceedings of IEEE 10th European Conference on Magnetic Sensors and Actuators (EMSA), Jul. 2014.

  47. Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Akihiko Sasaki, Makoto Yamada, Osamu Morita, and Kunihiro Asada,
  48. ``High-Resolution Measurement of Magnetic Field Generated from Cryptographic LSIs,''
    in Proceedings of IEEE Sensors Applications Symposium (SAS), Feb. 2014. [IEEE]

  49. Norihito Tohge, Toru Nakura, Tetsuya Iizuka, and Kunihiro Asada,
  50. ``A Pulse Width Controlled PLL and Its Automated Design Flow,''
    in Proceedings of IEEE International Conference on Electronics, Circuits and Systems (ICECS), Dec. 2013. [IEEE]

  51. Tetsuya Iizuka, Satoshi Miura, Yohei Ishizone, Yoshimichi Murakami, and Kunihiro Asada,
  52. ``A True 4-Cycle Lock Reference-Less All-Digital Burst-Mode CDR Utilizing Coarse-Fine Phase Generator with Embedded TDC,''
    in Proceedings of IEEE Custom Integrated Circuits Conference (CICC), Sep. 2013. [IEEE]

  53. Tetsuya Iizuka, Teruki Someya, Toru Nakura, and Kunihiro Asada,
  54. ``An All-Digital Time Difference Hold-and-Replication Circuit utilizing a Dual Pulse Ring Oscillator,''
    in Proceedings of IEEE Custom Integrated Circuits Conference (CICC), Sep. 2013. [IEEE]

  55. Rimon Ikeno, Takashi Maruyama, Tetsuya Iizuka, Satoshi Komatsu, Makoto Ikeda, and Kunihiro Asada,
  56. ``A Structured Routing Architecture and its Design Methodology Suitable for High-throughput Electron Beam Direct Writing with Character Projection,''
    in Proceedings of ACM International Symposium on Physical Design (ISPD), pp. 69 - 76, Mar. 2013. [ACM]

  57. Takashi Maruyama, Hiroshi Takita, Rimon Ikeno, Morimi Osawa, Yoshinori Kojima, Shinji Sugatani, Hiromi Hoshino, Toshio Hino, Masaru Ito, Tetsuya Iizuka, Satoshi Komatsu, Makoto Ikeda, and Kunihiro Asada,
  58. ``Practical Proof of CP Element Based Design for 14nm Node and Beyond,''
    in Proceedings of the SPIE Advanced Lithography (Alternative Lithographic Technologies V), Vol. 8680, Feb. 2013. [SPIE]

  59. Rimon Ikeno, Takashi Maruyama, Tetsuya Iizuka, Satoshi Komatsu, Makoto Ikeda, and Kunihiro Asada,
  60. ``High-throughput Electron Beam Direct Writing of VIA Layers by Character Projection using Character Sets Based on One-dimensional VIA Arrays with Area-efficient Stencil Design,''
    in Proceedings of IEEE Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 255 - 260, Jan. 2013. [IEEE]

  61. Toru Nakura, Tetsuya Iizuka, and Kunihiro Asada,
  62. ``Impact of All-Digital PLL on SoC Testing,''
    in Proceedings of the 21st IEEE Asian Test Symposium (ATS), pp. 252 - 257, Nov. 2012. [IEEE]

  63. Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Makoto Yamada, Osamu Morita, and Kunihiro Asada,
  64. ``An Integrated High-Precision Probe System for Near-Field Magnetic Measurements on Cryptographic LSIs,''
    in Proceedings of IEEE Sensors 2012, pp. 2074 - 2077, Oct. 2012. [IEEE]

  65. Toru Nakura, Yoshio Mita, Tetsuya Iizuka, and Kunihiro Asada,
  66. ``7.5Vmax Arbitrary Waveform Generator with 65nm Standard CMOS under 1.2V Supply Voltage,''
    in Proceedings of IEEE Custom Integrated Circuits Conference (CICC), Sep. 2012. [IEEE]

  67. Kunihiro Asada, Toru Nakura, and Tetsuya Iizuka,
  68. ``Review and Future Prospects on Time-Domain Analog Approach,''
    The second Solid-State Systems Symposium 2012 (4S-2012), Aug. 2012. (invited)

  69. Makoto Ikeda, Tetsuya Iizuka, Satoshi Komatsu, Masahiro Sasaki, Toru Nakura, and Kunihiro Asada,
  70. ``Intelligent-PAD2.0: Platform for On-line SoC Health Condition Monitoring,''
    European Workshop on Microelectronics Education (EWME), May 2012.

  71. Takashi Maruyama, Yasuhide Machida, Shinji Sugatani, Hiroshi Takita, Hiromi Hoshino, Toshio Hino, Masaru Ito, Akio Yamada, Tetsuya Iizuka, Satoshi Komatsu, Makoto Ikeda, and Kunihiro Asada,
  72. ``CP Element Based Design for 14nm Node EBDW High Volume Manufacturing,''
    in Proceedings of the SPIE Advanced Lithography (Alternative Lithographic Technologies IV), Vol. 8323, Paper 8323-39, Feb. 2012. [SPIE]

  73. Kazutoshi Kodama, Tetsuya Iizuka, and Kunihiro Asada,
  74. ``A High Frequency Resolution Digitally-Controlled Oscillator Using Single-Period Switching Scheme,''
    in Proceedings of IEEE European Solid-State Circuits Conference (ESSCIRC), pp. 399 - 402, Sep. 2011. [IEEE]

  75. Tetsuya Iizuka and Kunihiro Asada,
  76. ``An All-Digital On-Chip PMOS and NMOS Process Variability Monitor Utilizing Shared Buffer Ring and Ring Oscillator,''
    in Proceedings of IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS), pp. 115 - 120, Apr. 2011. [IEEE]

  77. Jaehyun Jeong, Tetsuya Iizuka, Toru Nakura, Makoto Ikeda, and Kunihiro Asada,
  78. ``All-Digital PMOS and NMOS Process Variability Monitor Utilizing Buffer Ring with Pulse Counter,''
    in Proceedings of IEEE Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 79 - 80, Jan. 2011. [IEEE]

  79. Jaehyun Jeong, Tetsuya Iizuka, Toru Nakura, Makoto Ikeda, and Kunihiro Asada,
  80. ``A Robust Pulse Delay Circuit Utilizing a Differential Buffer Ring,''
    in Proceedings of IEEE International SoC Design Conference (ISOCC), pp. 272 - 275, Nov. 2010. [IEEE]

  81. Tetsuya Iizuka, Jaehyun Jeong, Toru Nakura, Makoto Ikeda, and Kunihiro Asada,
  82. ``Buffer-Ring-Based All-Digital On-Chip Monitor for PMOS and NMOS Process Variability Measurement,''
    IEEE/ACM Workshop on Variability Modeling and Characterization (VMC), Nov. 2010.

  83. Tetsuya Iizuka, Jaehyun Jeong, Toru Nakura, Makoto Ikeda, and Kunihiro Asada,
  84. ``All-Digital On-Chip Monitor for PMOS and NMOS Process Variability Measurement Utilizing Buffer Ring with Pulse Counter,''
    in Proceedings of IEEE European Solid-State Circuits Conference (ESSCIRC), pp. 182 - 185, Sep. 2010. [IEEE]

  85. Shingo Mandai Tetsuya Iizuka, Toru Nakura, Makoto Ikeda, and Kunihiro Asada,
  86. ``Time-to-Digital Converter Based on Time Difference Amplifier with Non-Linearity Calibration,''
    in Proceedings of IEEE European Solid-State Circuits Conference (ESSCIRC), pp. 266 - 269, Sep. 2010. [IEEE]

  87. Tetsuya Iizuka, Toru Nakura, and Kunihiro Asada,
  88. ``Buffer-Ring-Based All-Digital On-Chip Monitor for PMOS and NMOS Process Variability and Aging Effects,''
    in Proceedings of IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS), pp. 167 - 172, Apr. 2010. [IEEE]

  89. Tetsuya Iizuka, Daisuke Nakamura, Hiroaki Yoshida, Satoshi Komatsu, Masahiro Sasaki, Makoto Ikeda, and Kunihiro Asada,
  90. ``An SoC Platform with On-Chip Web Interface for In-Field Monitoring,''
    in Proceedings of IEEE International SoC Design Conference (ISOCC), pp. 208 - 211, Nov. 2009. [IEEE]

  91. Hai Dinh Minh Pham, Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  92. ``Shot Minimization for Throughput Improvement of Character Projection Electron Beam Direct Writing,''
    in Proceedings of the SPIE Advanced Lithography (Emerging Lithographic Technologies XII), Vol. 6921, pp. 69211U-69211U-10, Feb. 2008. [SPIE]

  93. Kenichiro Kurihara, Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  94. ``Process Variation Aware Comprehensive Layout Synthesis for Yield Enhancement in Nano-Meter CMOS,''
    in Proceedings of IEEE International Conference on Electronics, Circuits and Systems (ICECS), pp. 1296 - 1299, Dec. 2007. [IEEE]

  95. Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  96. ``OPC-Friendly De-Compaction with Timing Constraints for Standard Cell Layouts,''
    in Proceedings of IEEE International Symposium on Quality Electronic Design (ISQED), pp. 776 - 781, Mar. 2007. [IEEE]

  97. Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  98. ``Timing-Driven Redundant Contact Insertion for Standard Cell Yield Enhancement,''
    in Proceedings of IEEE International Conference on Electronics, Circuits and Systems (ICECS), pp. 704 - 707, Dec. 2006. [IEEE]

  99. Makoto Ikeda, Ruotong Zheng, Satoshi Komatsu, Masahiro Sasaki, Hiroaki Yoshida, Tetsuya Iizuka, Mohamed Abbas, and Kunihiro Asada,
  100. ``Intelligent-Pad: On-Chip Interactive Test Platform For SoC Design Education,''
    European Workshop on Microelectronics Education (EWME), Jun. 2006.

  101. Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  102. ``Exact Minimum-Width Multi-Row Transistor Placement for Dual and Non-Dual CMOS Cells,''
    in Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS), pp. 5431 - 5434, May 2006. [IEEE]

  103. Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  104. ``Timing-Driven Cell Layout De-Compaction for Yield Optimization by Critical Area Minimization,''
    in Proceedings of IEEE/ACM Design, Automation and Test in Europe (DATE), pp. 884 - 889, Mar. 2006. [IEEE]

  105. Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  106. ``Exact Minimum-Width Transistor Placement Without Dual Constraint for CMOS Cells,''
    in Proceedings of ACM Great Lakes Symposium on VLSI (GLSVLSI), pp. 74 - 77, Apr. 2005. [ACM]

  107. Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  108. ``Exact Wiring Fault Minimization via Comprehensive Layout Synthesis for CMOS Logic Cells,''
    in Proceedings of IEEE International Symposium on Quality Electronic Design (ISQED), pp. 377 - 380, Mar. 2004. [IEEE]

  109. Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
  110. ``High Speed Layout Synthesis for Minimum-Width CMOS Logic Cells via Boolean Satisfiability,''
    in Proceedings of IEEE Asia and South Pacific Design Automation Conference (ASP-DAC), pp.149 - 154, Jan. 2004. [IEEE]

  111. Tetsuya Iizuka and Kunihiro Asada,
  112. ``An Exact Algorithm for Practical Routing Problems,''
    in Proceedings of the Third IEEE Asia-Pacific Conference on ASICs (AP-ASIC), pp.343 - 346, Aug. 2002. [IEEE]


国内学会
  1. 中里 徳彦, 飯塚 哲也, 名倉 徹, 浅田 邦博,
  2. ``オールパスフィルターを用いた遠端クロストーク低減手法,''
    電子情報通信学会 ソサイエティ大会論文集, C-12-10, 2017年9月.

  3. 伊藤 貴亮, 飯塚 哲也, 名倉 徹, 浅田 邦博,
  4. ``サンプルホールド回路における非線形歪みの測定手法,''
    電子情報通信学会 ソサイエティ大会論文集, C-12-3, 2017年9月.

  5. 寺尾 直樹, 名倉 徹, 石田 雅裕, 池野 理門, 日下 崇, 飯塚 哲也, 浅田 邦博,
  6. ``LSIテストに向けた電源インピーダンス模擬,''
    電子情報通信学会 総合大会論文集, A-1-3, 2017年3月.

  7. Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Shigeru Nakajima, and Kunihiro Asada,
  8. ``Integrated Sensor with Nano-Tesla Sensitivity for Non-Invasively Detecting Fault Positions on IGBT Chips,''
    第36回ナノテスティングシンポジウム, 2016年11月

  9. Xiao Yang, Toru Nakura, Tetsuya Iizuka, and Kunihiro Asada,
  10. ``A 31x31 SPAD Array Sensor with Variable Readout Time for Scintillation Light Detection,''
    電子情報通信学会 ソサイエティ大会論文集, C-12-11, 2016年9月.

  11. Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Toru Nakura, and Kunihiro Asada,
  12. ``Microwave Pulse Generator based on Current-Mode Trigger and On-Quartz Transmission Line,''
    電子情報通信学会 ソサイエティ大会論文集, C-2-26, 2016年9月.

  13. Kai Xu, Tetsuya Iizuka, Toru Nakura, and Kunihiro Asada,
  14. ``Fine-Resolution Light Source Position Estimation Method for Scintillation Detector,''
    電子情報通信学会 ソサイエティ大会論文集, B-20-28, 2016年9月.

  15. 織田 勇冴, 飯塚 哲也, 名倉 徹, 浅田 邦博,
  16. ``表面磁界観測による電流推定を用いた集積回路の電源網解析,''
    情報処理学会 DAシンポジウム2016論文集, 2016年9月.

  17. 都井 敬, 名倉 徹, 飯塚 哲也, 浅田 邦博,
  18. ``Hill-Climbing法を用いたパルス幅制御PLLのPVTばらつきへの自動適応,''
    電子情報通信学会 技術研究報告, vol. 115, no. 343, pp. 135 - 140, 2015年12月.

  19. 矢野 智比古, 名倉 徹, 飯塚 哲也, 浅田 邦博,
  20. ``バッファリングを利用した出力ドリフト補正が不要な時間領域アナログ信号積分器,''
    電子情報通信学会 技術研究報告, vol. 115, no. 343, pp. 129 - 134, 2015年12月.

  21. モハンマド マルフ ホサイン, 飯塚 哲也, 名倉 徹, 浅田 邦博,
  22. ``統計的コンパレータを用いたアナログ-ディジタル変換回路の性能解析,''
    電子情報通信学会 技術研究報告, vol. 115, no. 343, pp. 123 - 128, 2015年12月.

  23. 峠 仁人, 飯塚 哲也, 名倉 徹, 三浦 賢, 村上 芳道, 浅田 邦博,
  24. ``フラクショナル位相選択法によりジッタ特性を改善した高速起動完全デジタルCDR回路の設計,''
    電子情報通信学会 技術研究報告, vol. 115, no. 340, pp. 17 - 22, 2015年12月.

  25. 古賀 丈尚, 飯塚 哲也, 名倉 徹, 浅田 邦博,
  26. ``高分解能パルス縮小型時間-デジタル変換器の設計,''
    電子情報通信学会 技術研究報告, vol. 115, no. 270, pp. 13 - 18, 2015年10月.

  27. Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Toru Nakura, and Kunihiro Asada,
  28. ``A Transmission Line Based Pulse Generator on 0.18-um CMOS over Quartz Substrate,''
    電子情報通信学会 ソサイエティ大会論文集, C-2-4, 2015年9月.

  29. 飯塚 哲也 and Asad A. Abidi,
  30. [招待講演] ``サンプリング回路 − FET-R-C回路の動作解析とサンプリング型ミキサへの応用 −,''
    第41回アナログRF研究会, 2015年7月.

  31. 森 一倫, 名倉 徹, 飯塚 哲也, 浅田 邦博,
  32. ``NBTIの周波数依存性を利用した劣化過渡解析の高速化手法,''
    電子情報通信学会 総合大会論文集, A-2-29, 2015年3月.

  33. 森 一倫, 名倉 徹, 飯塚 哲也, 浅田 邦博,
  34. ``論理シミュレーションにもとづいたNBTI劣化過渡解析の高速化手法,''
    電子情報通信学会 技術研究報告, vol. 114, no. 345, pp. 141 - 145, 2014年12月.

  35. Kevin Ngari Muriithi, 飯塚 哲也, 名倉 徹, 浅田 邦博,
  36. ``Effect of CMOS Device Scaling on Time-domain and Voltage-domain Dynamic Range,''
    電子情報通信学会 ソサイエティ大会論文集, C-12-40, 2013年9月.

  37. 中村 陽二, 飯塚 哲也, 浅田 邦博,
  38. ``LSIセキュリティ対策のための集積回路の表面磁界分布からの動作状態推定,''
    情報処理学会 DAシンポジウム2013論文集, pp. 151 - 156, 2013年8月.

  39. 久保田 透, 名倉 徹, 飯塚 哲也, 浅田 邦博,
  40. ``単一光子アバランシェダイオードアレイを用いたシンチレータ内の発光軌跡観測,''
    電子情報通信学会 総合大会論文集, C-1-18, 2013年3月.

  41. 王 楠, 飯塚 哲也, 浅田 邦博,
  42. ``Modeling of Chip Surface Magnetic Field for Active Probe Scanning System,''
    電子情報通信学会 総合大会論文集, C-12-4, 2013年3月.

  43. 齊藤 総, 名倉 徹, 飯塚 哲也, 浅田 邦博,
  44. ``動的電源電圧制御におけるアクティブチャージシェアリングを用いた電源共振ノイズの低減,''
    電子情報通信学会 ソサイエティ大会論文集, C-12-41, 2012年9月.

  45. 池野 理門, 丸山 隆司, 飯塚 哲也, 小松 聡, 浅田 邦博,
  46. ``キャラクタプロジェクションによる電子ビーム直描技術におけるビア層のスループット向上と ステンシル面積削減のための配線設計およびキャラクタ抽出,''
    情報処理学会 DAシンポジウム2012論文集, 2012年8月.

  47. 児玉 和俊, 飯塚 哲也, 名倉 徹, 浅田 邦博,
  48. ``制御信号の周期内切替によるデジタル制御発振器の高解像度化,''
    電子情報通信学会 LSIとシステムのワークショップ2012, 2012年5月.

  49. 飯塚 哲也, 浅田 邦博,
  50. ``リング型バッファチェインとリングオシレータの共有構造を用いた完全デジタル型PMOS/NMOSプロセスばらつきモニタ回路,''
    電子情報通信学会 技術研究報告, vol. 111, no. 151, pp. 63 - 68, 2011年7月.

  51. 程 在鉉, 飯塚 哲也, 名倉 徹, 池田 誠, 浅田 邦博,
  52. ``小面積ディジタルプロセスばらつきモニタの特性評価,''
    電子情報通信学会 ソサイエティ大会論文集, C-12-23, p. 84, 2010年9月.

  53. 飯塚 哲也, 名倉 徹, 浅田 邦博,
  54. ``PMOS/NMOSのプロセスばらつきを独立に検出するためのリング型バッファチェインを用いたオンチップモニタ,''
    電子情報通信学会 技術研究報告, vol. 110, no. 140, pp. 15 - 20, 2010年7月.

  55. 程 在鉉, 飯塚 哲也, 名倉 徹, 池田 誠, 浅田 邦博,
  56. ``インバータチェーンを用いたパルス幅メモリ,''
    電子情報通信学会 総合大会論文集, C-12-39, p. 116, 2010年3月.

  57. ファン ハイ ディン ミン, 飯塚 哲也, 池田 誠, 浅田 邦博,
  58. ``キャラクタプロジェクションによる電子ビーム直描画技術におけるショット削減手法,''
    電子情報通信学会 ソサイエティ大会論文集, A-3-12, p. 56, 2007年9月.

  59. 栗原 健一郎, 飯塚 哲也, 池田 誠, 浅田 邦博,
  60. ``セルレイアウトに対する光学パターン転写工程のばらつき耐性評価,''
    電子情報通信学会 ソサイエティ大会論文集, A-3-15, p. 59, 2007年9月.

  61. 飯塚 哲也, 池田 誠, 浅田 邦博,
  62. ``非双対型CMOS回路に対応した複数列最小幅トランジスタ配置手法,''
    電子情報通信学会 ソサイエティ大会論文集, A-3-20, p. 64, 2006年9月.

  63. 飯塚 哲也, 池田 誠, 浅田 邦博,
  64. ``セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンパクション手法,''
    電子情報通信学会 技術研究報告, vol. 105, no. 442, pp. 79 - 84, 2005年12月.

  65. 飯塚 哲也, 池田 誠, 浅田 邦博,
  66. ``任意回路構造に対する最小幅トランジスタ配置のための計算量削減手法,''
    情報処理学会 DAシンポジウム2005論文集, pp. 121 - 126, 2005年8月.

  67. 飯塚 哲也, 吉田 浩章, 池田 誠, 浅田 邦博,
  68. ``充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法,''
    電子情報通信学会 技術研究報告, vol. 104, no. 478, pp. 1 - 6, 2004年12月.

  69. 飯塚 哲也, 池田 誠, 浅田 邦博,
  70. ``論理制約式を用いた最小幅トランジスタ配置手法の非相補型回路への拡張,''
    情報処理学会 DAシンポジウム2004論文集, pp. 121 - 126, 2004年7月.

  71. 飯塚 哲也, 池田 誠, 浅田 邦博,
  72. ``CMOS論理セルレイアウトの網羅的生成による製造時の配線欠陥最小化手法,''
    電子情報通信学会 技術研究報告, vol. 103, no. 476, pp. 157 - 161, 2003年11月.

  73. 飯塚 哲也, 池田 誠, 浅田 邦博,
  74. ``充足可能性判定を用いたセル生成手法,''
    情報処理学会 DAシンポジウム2003論文集, pp. 139 - 144, 2003年7月.

  75. 飯塚 哲也, 池田 誠, 浅田 邦博,
  76. ``VLSIの配線パターンの網羅的生成手法,''
    電子情報通信学会 ソサイエティ大会論文集, A-3-6, p. 61, 2002年9月.


その他の講演
  1. Tetsuya Iizuka,
  2. ``Time-Domain Circuit Designs,''
    JICA-MJEED Invited Talk, National University of Mongolia, Aug. 2016.

  3. Tetsuya Iizuka and Asad A. Abidi,
  4. ``Sampling Circuits: Unified treatment of S/H, mixer and sampling oscilloscope font-ends,''
    JICA-MJEED Invited Talk, National University of Mongolia, Aug. 2016.

  5. Tetsuya Iizuka and Asad A. Abidi,
  6. ``FET-R-C Circuits: A Unified Treatment,''
    The 10th VDEC D2T Symposium, Aug. 2015.

  7. Asad A. Abidi and Tetsuya Iizuka,
  8. `Sampling Circuits: Unified treatment that describes sampling oscilloscope font-ends,''
    IEEE Solid-State Circuits Society Japan Chapter Seminar, Jun. 2015.

  9. Asad A. Abidi and Tetsuya Iizuka,
  10. ``A Single-Transistor Circuit: A (Single) FET-R-C Circuit and Its Many Uses,''
    IEEE Solid-State Circuits Conference (ISSCC), Evening Panel Session, Feb. 2015.

  11. Asad A. Abidi and Tetsuya Iizuka,
  12. ``Sampling Circuits: A Comprehensive View of Gain, Bandwidth, and Noise That Informs Applications,''
    IEEE Solid-State Circuits Society Japan Chapter Seminar, Aug. 2014.


学位論文
  1. Tetsuya Iizuka,
  2. ``Optimal Layout Synthesis of Standard Cells in Large Scale Integration,''
    Ph.D. Dissertation, University of Tokyo, Dec. 2006.

  3. 飯塚 哲也,
  4. ``網羅的探索法を用いた最適セルレイアウト自動生成手法,''
    修士論文, 東京大学, 2004年1月.

  5. 飯塚 哲也,
  6. ``VLSIの配線パターンの網羅的生成手法,''
    卒業論文, 東京大学, 2002年2月.


受賞
  1. RESMIQ Best Student Paper Award
  2. Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Toru Nakura and Kunihiro Asada,
    ``Impulse Signal Generator Based on Current-Mode Excitation and Transmission Line Resonator,''
    in Proceedings of IEEE International New Circuits and Systems Conference (NEWCAS), pp. 257 - 260, Jun. 2017.

  3. (社) 情報処理学会 システムLSI設計技術研究会 優秀発表学生賞
  4. 織田 勇冴, 飯塚 哲也, 名倉 徹, 浅田 邦博,
    ``表面磁界観測による電流推定を用いた集積回路の電源網解析,''
    情報処理学会 DAシンポジウム2016論文集, 2016年9月.

  5. (社) 電子情報通信学会 集積回路研究会 研究会優秀若手講演賞
  6. 峠 仁人, 飯塚 哲也, 名倉 徹, 三浦 賢, 村上 芳道, 浅田 邦博,
    ``フラクショナル位相選択法によりジッタ特性を改善した高速起動完全デジタルCDR回路の設計,''
    電子情報通信学会 技術研究報告, vol. 115, no. 340, pp. 17 - 22, 2015年12月.

  7. (社) 情報処理学会 コンピュータサイエンス領域奨励賞
  8. 中村 陽二, 飯塚 哲也, 浅田 邦博,
    ``LSIセキュリティ対策のための集積回路の表面磁界分布からの動作状態推定,''
    情報処理学会 DAシンポジウム2013論文集, pp. 151 - 156, 2013年8月.

  9. (社) 情報処理学会 システムLSI設計技術研究会 優秀発表学生賞
  10. 中村 陽二, 飯塚 哲也, 浅田 邦博,
    ``LSIセキュリティ対策のための集積回路の表面磁界分布からの動作状態推定,''
    情報処理学会 DAシンポジウム2013論文集, pp. 151 - 156, 2013年8月.

  11. (社) 情報処理学会 山下記念研究賞
  12. 飯塚 哲也, 池田 誠, 浅田 邦博,
    ``任意回路構造に対する最小幅トランジスタ配置のための計算量削減手法,''
    情報処理学会 DAシンポジウム2005論文集, pp. 121 - 126, 2005年8月.

  13. Best Student Paper Award
  14. Tetsuya Iizuka, Makoto Ikeda, and Kunihiro Asada,
    ``Timing-Driven Redundant Contact Insertion for Standard Cell Yield Enhancement,''
    in Proceedings of IEEE International Conference on Electronics, Circuits and Systems (ICECS), pp. 704 - 707, Dec. 2006.

  15. 日経BP主催 第8回 LSI IP デザイン・アワード 完成表彰部門 IP賞
  16. 飯塚 哲也, 池田 誠, 浅田 邦博,
    ``歩留まり最適化のためのスタンダードセルレイアウトIP自動生成システム''

  17. (社) 情報処理学会 システムLSI設計技術研究会 優秀論文賞
  18. 飯塚 哲也, 池田 誠, 浅田 邦博,
    ``論理制約式を用いた最小幅トランジスタ配置手法の非相補型回路への拡張,''
    情報処理学会 DAシンポジウム2004論文集, pp. 121 - 126, 2004年7月.

  19. 日経BP主催 第7回 LSI IP デザイン・アワード 開発助成部門 開発奨励賞
  20. 飯塚 哲也, 池田 誠, 浅田 邦博,
    ``歩留まり最適化のためのCMOS論理セルレイアウトIP生成システム''

  21. (財) 電気・電子情報学術振興財団 猪瀬学術奨励賞

  22. (社) 電子情報通信学会 学術奨励賞
  23. 飯塚 哲也, 池田 誠, 浅田 邦博,
    ``VLSIの配線パターンの網羅的生成手法,''
    電子情報通信学会 ソサイエティ大会論文集, A-3-6, p. 61, 2002年9月.


著書
  1. Xicheng Jiang, ``Digitally-Assisted Analog and Analog-Assisted Digital IC Design,''
  2. Cambridge University Press, July 2015. (Chapter 1)

  3. STARC教育推進室(監修), 浅田 邦博(編集), 松澤 昭(編集), ``アナログRF CMOS集積回路設計 [応用編],''
  4. 培風館, 2011年. (16章,22章担当)


特許
  1. 飯塚 哲也, 古賀 丈尚, 名倉 徹, 浅田 邦博
  2. ``時間デジタル変換方式および時間デジタル変換装置,''
    特願2016-007517.

  3. 名倉 徹, 浅田 邦博, 飯塚 哲也, 久保田 透
  4. ``光子検出装置および放射線測定装置,''
    特願2013-091997, 特開2014-215145, 特許6090995.

  5. 飯塚 哲也, 浅田 邦博, 三浦 賢, 石曽根 洋平, 村上 芳道, 久保 俊一, 山本 周平
  6. ``クロック生成装置およびクロックデータ復元装置,''
    特願2012-203212, 特開2014-060520, 特許5948195.

  7. 丸山 隆司, 浅田 邦博, 池田 誠, 小松 聡, 飯塚 哲也
  8. ``関連付け方法、関連付けプログラム、および関連付け装置,''
    特願2012-006589, 特開2013-145857, 特許5895544.

  9. 丸山 隆司, 浅田 邦博, 池田 誠, 小松 聡, 飯塚 哲也
  10. ``関連付け方法、関連付けプログラム、および関連付け装置,''
    特願2012-006588, 特開2013-145856, 特許5891801.

  11. 飯塚 哲也, 浅田 邦博, 三浦 賢, 山本 良太, 千葉 裕, 久保 俊一
  12. ``TDC回路,''
    特願2010-200271, 特開2012-060328.

  13. 飯塚 哲也, 程 在鉉, 名倉 徹, 池田 誠, 浅田 邦博
  14. ``電流特性検出回路およびウェル電圧調整回路,''
    特願2010-023335, 特開2011-166222.

  15. 飯塚 哲也, 松本 浩幸, 鈴木 尚久
  16. ``送信装置,''
    特願2008-256646, 特開2010-087988, 特許5385579,
    特許(台湾)I457893.

  17. 飯塚 哲也, 松本 浩幸
  18. ``送信装置,''
    特願2008-256406, 特開2010-087972, 特許5385578,
    特許(台湾)I472159.


学外活動
  1. IEICE Transactions on Electronics, Special Section on Analog Circuits and Their Application Technologies (June 2018 issue), Guest Associate Editor.

  2. IEEE Custom Integrated Circuits Conference (CICC), Test, Debug and Reliability Sub-Committee, Technical Program Committee Member (2014, 2015), Design Foundations Sub-Committee, Technical Program Committee Member (2017).

  3. IEEE Solid-State Circuits Society, Japan Chapter, Treasurer (2015.1 - 2016.12), Secretary (2017.1 - 2018.12).

  4. IEICE Electronics Express (ELEX), Editor (2016.6 - 2018.5).

  5. 日本学術振興会シリコン超集積システム第165委員会, 幹事 (2016.4 - ), 庶務幹事 (2017.4 - ).

  6. IEICE Transactions on Electronics, Special Section on Solid-State Circuit Design - Architecture, Circuit, Device and Design Methodology (April 2018, April 2017, April 2016, April 2015, April 2014 issues), Guest Associate Editor.

  7. IEICE Transactions on Electronics, Associate Editor (2013.6 - 2016.5).

  8. IEEE International Solid-State Circuits Conference (ISSCC), Data Converter Sub-Committee, Technical Program Committee Member (2013 - 2017).

  9. 電子情報通信学会 集積回路研究専門委員会 委員 (2012.6 - 2018.5).

  10. IPSJ Transactions on System LSI Design Methodology, Associate Editor (2012.4 - 2016.3).

  11. IEEE International SoC Design Conference (ISOCC) 2011, Special Session Organizer.



Tetsuya Iizuka
Dept. of Electrical Engineering and Information Systems, Univ. of Tokyo
e-tet@ieee.org