業績リスト

学術雑誌

[1] H. Yamaoka, M. Ikeda, and K. Asada, "A High-Speed and Area-Efficient Dual-Rail PLA Using Divided and Interdigitated Column Circuits," IEICE Transactions on Electronics, vol. E87-C, no. 6, pp. 1069-1077, June 2004.

[2] H. Yamaoka, H. Yoshida, M. Ikeda, and K. Asada, "A Logic-Cell-Embedded PLA (LCPLA): An Area-Efficient Dual-Rail Array Logic Architecture," IEICE Transactions on Electronics, vol. E87-C, no. 2, pp. 238-245, Feb. 2004.

[3] H. Yamaoka, M. Ikeda, and K. Asada, "A High-Speed PLA Using Dynamic Array Logic Circuits with Latch Sense Amplifiers," IEICE Transactions on Electronics, vol. E84-C, no. 9, pp. 1240-1246, Sept. 2001.

国際会議

[1] H. Yamaoka, M. Ikeda, and K. Asada, "A High-Speed Logic Circuit Family with Interdigitated Array Structure for Deep Sub-Micron IC Design," Proceedings of European Solid-State Circuits Conference (ESSCIRC), pp. 189-192, Portugal, Sept. 2003.

[2] H. Yamaoka, H. Yoshida, M. Ikeda, and K. Asada, "A Dual-Rail PLA with 2-Input Logic Cells," Proceedings of European Solid-State Circuits Conference (ESSCIRC), pp. 203-206, Italy, Sept. 2002.

[3] H. Yamaoka, M. Ikeda, and K. Asada, "A High-Speed Functional Memory with a Capability of Hamming-Distance-Based Data Search by Dynamic Threshold Logic Circuits," Proceedings of European Solid-State Circuits Conference (ESSCIRC), pp. 667-670, Italy, Sept. 2002.

[4] H. Yoshida, H. Yamaoka, M. Ikeda, and K. Asada, "Logic Synthesis for PLA with 2-Input Logic Elements," Proceedings of International Symposium on Circuits and Systems (ISCAS), vol. 3, pp. 373-376, United States, May 2002.

[5] H. Yoshida, H. Yamaoka, M. Ikeda, and K. Asada, "Logic Synthesis for AND-XOR-OR Sense-Amplifying PLA," Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC) and International Conference on VLSI Design, pp. 166-171, India, Jan. 2002.

[6] H. Yamaoka, M. Ikeda, and K. Asada, "A High-Speed PLA Using Array Logic Circuits with Latch Sense Amplifiers and a Charge Sharing Scheme," Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 3-4, Yokohama, Jan. 2001.

国内会議

[1] 山岡 寛明, 池田 誠, 浅田 邦博, "しきい値論理回路を用いたハミング距離選択機能を有する高速機能メモリ," 電子情報通信学会技術研究報告, VLD2002-151, pp. 31-36, キャンパスプラザ京都, 2003年3月.

[2] U. Ekinciel, H. Yamaoka, M. Ikeda, and K. Asada, "Performance Driven Design Methodology for a Dual-Rail PLA with 2-Input Logic Cells," 電子情報通信学会技術研究報告, VLD2002-152, pp. 37-42, キャンパスプラザ京都, 2003年3月.

[3] U. Ekinciel, H. Yamaoka, M. Ikeda, and K. Asada, "A Module Generator for a Dual-Rail PLA with 2-Input Logic Cells," 電子情報通信学会ソサイエティ大会, A-3-7, 宮崎大学, 2002年9月.

[4] 山岡 寛明，池田 誠, 浅田 邦博, "2入力論理セルを用いた2線式PLA," 電子情報通信学会技術研究報告, SDM2002-156, pp. 19-24, はこだて未来大学, 2002年8月.

[5] 吉田 浩章, 山岡 寛明, 池田 誠, 浅田 邦博, "2入力論理セルを有するPLAのための論理合成手法," 電子情報通信学会技術研究報告, CPSY2001-72, pp. 67-72, 北九州国際会議場, 2001年11月.

[6] 山岡 寛明，浅田 邦博, "しきい値論理による高速ハミング距離検索回路とその評価," 電子情報通信学会技術研究報告, SDM2001-134, pp. 37-42, 室蘭工業大学, 2001年8月.

[7] 吉田 浩章, 山岡 寛明, 池田 誠, 浅田 邦博, "排他的論理和を実現可能な2線式PLAのための論理合成手法," 情報処理学会 DAシンポジウム2001, pp. 31-36, 静岡, 2001年7月.

[8] 山岡 寛明, 池田 誠, 浅田 邦博, "ラッチ型センスアンプを用いた高速PLA," 第 4 回システム LSI 琵琶湖ワークショップ, pp. 223-226, 滋賀, 2000年11月.

[9] 山岡 寛明, 池田 誠, 浅田 邦博, "ラッチ形センスアンプを用いた高速PLA," 電子情報通信学会総合大会, C-12-16, p. 111, 広島大学, 2000年3月.

[10] 沼 知典, 松尾 竜馬, 山岡 寛明, Nguyen Duc Minh, 齋藤 理一郎, 木村 忠正, "書き込み可能なゲート素子を用いた行列計算専用計算機の開発," 日本物理学会 1999年秋の分科会, 26pQ-2, 岩手大学, 1999年9月.

受賞

[1] 山岡 寛明, 吉田 浩章, Ulkuhan Ekinciel, 浅田 邦博, "2入力論理セルを有する2線式PLAジェネレータ," 第5回 日経BP LSI IPデザイン・アワード 完成表彰部門 IP賞受賞, 2003年6月.

[2] 山岡 寛明, 吉田 浩章, Ulkuhan Ekinciel, 浅田 邦博, "2入力論理セルを有する2線式PLAジェネレータ," 第4回 日経BP LSI IPデザイン・アワード 開発助成部門 チャレンジ賞受賞, 2002年5月.